VeriLoC est la première méthode permettant de prédire la qualité de conception (congestion temporelle et de routage) au niveau de la ligne et du module, directement à partir du code Verilog. Contrairement aux travaux précédents axés sur la prédiction de la qualité au niveau du module, VeriLoC extrait les intégrations au niveau de la ligne et du module à l'aide du LLM généré par le code Verilog, puis les combine pour former des sous-classificateurs/régresseurs. Elle atteint des scores F1 élevés de 0,86 à 0,95 pour la prédiction de la congestion et du timing au niveau de la ligne, et réduit le pourcentage d'erreur absolu moyen de 14 à 18 % par rapport aux méthodes de pointe à 4 %.
