Este artículo propone SecFSM, un método novedoso que aprovecha un modelo de lenguaje a gran escala (LLM) para automatizar la generación de código Verilog de máquinas de estados finitos (FSM), las cuales desempeñan un papel crucial en la implementación de la lógica de control de los sistemas en chip (SoC). Si bien la generación de código Verilog basada en LLM existente presenta vulnerabilidades de seguridad, SecFSM aprovecha un Grafo de Conocimiento Orientado a la Seguridad (FSKG) para guiar al LLM en la generación de código Verilog más seguro. Con base en el FSKG, se identifican las vulnerabilidades mediante el análisis de requisitos del usuario, y el conocimiento de seguridad se aprovecha para generar avisos de seguridad que posteriormente se proporcionan al LLM. SecFSM se evalúa en conjuntos de datos académicos, conjuntos de datos artificiales y conjuntos de datos propietarios recopilados de artículos académicos y casos industriales. Los resultados muestran que SecFSM supera a los métodos existentes, logrando una alta tasa de éxito al superar 21 de 25 casos de prueba de seguridad.
