Este artículo propone VerilogLAVD, un novedoso método para la detección temprana de vulnerabilidades de hardware. Para superar las limitaciones de los métodos existentes que requieren conocimiento experto, este artículo presenta un enfoque que utiliza un modelo de lenguaje a gran escala (LLM) para detectar vulnerabilidades en código Verilog. El Verilog Property Graph (VeriPG), que representa el código Verilog de forma integrada, combina información sintáctica y semántica. Utilizando el LLM, se generan reglas de detección basadas en VeriPG a partir de descripciones de Common Weakness Enumeration (CWE). Estas reglas son utilizadas por un ejecutor de reglas que busca vulnerabilidades potenciales en VeriPG. Los resultados experimentales en 77 diseños Verilog demuestran una puntuación F1 de 0,54 para 12 tipos de CWE, lo que demuestra mejoras en la puntuación F1 de 0,31 y 0,27, respectivamente, en comparación con el LLM solo o una base de conocimiento externa.
