エッジAIデバイスの開発と展開において、高いパフォーマンス、エネルギー効率、コスト効率を確保しながら、アーキテクチャの柔軟性を維持することは重要な課題です。この論文は、この課題を解決するために、モジュラーAIの高速化とインテリジェントなシステムレベルの最適化を特徴とする新しいチップレットベースのRISC-V SoCアーキテクチャを提供します。提案されたアーキテクチャは、適応型チップレット間の動的電圧および周波数スケーリング（DVFS）、ストリーミングフロー制御、および圧縮認識伝送機能を備えたAI認識Universal Chiplet Interconnect Express（UCIe）プロトコル拡張、異機種チップレット間の分散暗号セキュリティ、インテリジェントセンサーベースの負荷移行を含む4つの主要なイノベーションを30mm x提案されたアーキテクチャは、7nm RISC-V CPUチップレットとデュアル5nm AIアクセラレータ（それぞれ15 TOPS INT8）、16GB HBM3メモリスタック、専用電源管理コントローラを統合しています。 MobileNetV2、ResNet-50などの業界標準のベンチマークやリアルタイムビデオ処理では、実験結果は大幅なパフォーマンス向上を示しました。 AI最適化構成は、以前の基本チップレット実装と比較して、約14.7％の待ち時間の削減、17.3％のスループットの向上、および16.2％の電力削減を達成しました。これらの改善は、MobileNetV2推論あたり約3.5 mJ（860 mW / 244 images / s）に相当する40.1％の効率向上をもたらし、すべての実験ワークロードで5ms未満のリアルタイム機能を維持します。これらのパフォーマンスアップグレードは、モジュラーチップレット設計が次世代エッジAIデバイスアプリケーションに非常に重要なコスト効率、スケーラビリティ、およびアップグレードの可能性を可能にしながら、モノリシックに近い計算密度を達成できることを示しています。
