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VerilogLAVD: LLM-Aided Rule Generation for Vulnerability Detection in Verilog

Created by
  • Haebom

作者

Xiang Long, Yingjie Xia, Xiyuan Chen, Li Kuang

概要

本論文は、ハードウェア脆弱性の早期検出のための新しい方法であるVerilogLAVDを提案する。既存の方法が専門知識を必要とする限界を克服するために、本論文は大規模言語モデル(LLM)を利用してVerilogコードの脆弱性を検出するアプローチを提示します。 Verilogコードを統合的に表現するVerilog Property Graph(VeriPG)を導入して構文と意味情報を結合し、LLMを用いてCWE(Common Weakness Enumeration)記述からVeriPGベースの検出規則を生成する。これらのルールは、VeriPGを検索して潜在的な脆弱性を見つけるためにルールランチャーに使用されます。 77のVerilog設計の実験の結果、12種類のCWEタイプに対してF1-score 0.54を達成し、LLM単独または外部の知識ベースと比較して、それぞれ0.31および0.27のF1-score向上を示した。

Takeaways、Limitations

Takeaways:
LLMを利用したVerilog脆弱性検出の新しいアプローチの提示
VeriPGによるVerilogコードの効果的な表現と分析
CWE記述を活用した自動検出ルールの作成
既存のLLMベースの方法に対するパフォーマンスの向上
Limitations:
F1-score 0.54でまだ高くない精度
限られたCWEタイプとデータセットの評価
実際の現場適用に追加の検証が必要
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