Arxiv hàng ngày

Đây là trang tổng hợp các bài báo về trí tuệ nhân tạo được xuất bản trên toàn thế giới.
Trang này sử dụng Google Gemini để tóm tắt nội dung và hoạt động phi lợi nhuận.
Bản quyền của các bài báo thuộc về tác giả và tổ chức liên quan; khi chia sẻ, chỉ cần ghi rõ nguồn.

Mô hình hóa mạch logic quan hệ cho mạng tích chập đồ thị đảo ngược

Created by
  • Haebom

Tác giả

Tôn Uy Hào, Quách Thế Khải, Vương Tư Văn, Tiền Mã, Huệ Lý

Phác thảo

Bài báo này đề xuất AIGer, một mô hình mới sử dụng Đồ thị And-Inverter (AIG) để nâng cao hiệu quả tự động hóa thiết kế mạch logic trong lĩnh vực tự động hóa thiết kế điện tử (EDA). Để khắc phục những hạn chế của các mô hình hiện có do cấu trúc phức tạp và số lượng lớn các nút AIG, vốn mô hình hóa đồng thời các đặc điểm chức năng và cấu trúc, đồng thời thiếu khả năng truyền tải thông tin động, AIGer bao gồm một thành phần nhúng khởi tạo đặc trưng logic nút và một thành phần mạng học đặc trưng AIG. Thành phần đầu tiên cho phép nhúng nút hiệu quả bằng cách chiếu các nút logic như AND và NOT vào một không gian ngữ nghĩa độc lập, trong khi thành phần sau sử dụng mạng tích chập đồ thị không đồng nhất để biểu diễn tốt hơn cấu trúc và thông tin ban đầu của AIG. Mô hình này thiết kế một ma trận trọng số quan hệ động và một phương pháp tổng hợp thông tin phân biệt. Kết quả thực nghiệm chứng minh rằng AIGer cải thiện đáng kể MAE và MSE so với các mô hình hiện có hiệu suất tốt nhất trong các tác vụ dự đoán xác suất tín hiệu (SSP) và dự đoán khoảng cách bảng chân lý (TTDP).

Takeaways, Limitations

•
Takeaways:
◦
Một phương pháp mới để mô hình hóa AIG bằng cách kết hợp hiệu quả các đặc điểm chức năng và cấu trúc của chúng được trình bày.
◦
Cải thiện khả năng truyền bá thông tin của AIG thông qua mạng lưới tích chập đồ thị không đồng nhất, ma trận trọng số quan hệ động và các phương pháp tổng hợp thông tin khác biệt.
◦
Cải thiện hiệu suất so với các mô hình có hiệu suất tốt nhất hiện có trong các nhiệm vụ dự đoán xác suất tín hiệu (SSP) và dự đoán khoảng cách bảng chân lý (TTDP) (SSP: MAE cải thiện 18,95%, MSE cải thiện 44,44%; TTDP: MAE cải thiện 33,57%, MSE cải thiện 14,79%).
◦
Góp phần nâng cao hiệu quả tự động hóa thiết kế mạch logic trong lĩnh vực EDA
•
Limitations:
◦
Cần có thêm các thí nghiệm và phân tích để xác định hiệu suất tổng quát của mô hình đề xuất.
◦
Cần nghiên cứu thêm về khả năng mở rộng và chi phí tính toán cho AIG quy mô lớn.
◦
Có khả năng nó có thể cho thấy hiệu suất thiên vị đối với một số loại AIG nhất định (cần xem xét các đặc điểm của tập dữ liệu).
👍
Made with Slashpage