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Modelado de circuitos lógicos relacionales para redes convolucionales de grafos inversor-and

Created by
  • Haebom

Autor

Weihao Sun, Shikai Guo, Siwen Wang, Qian Ma, Hui Li

Describir

Este artículo propone AIGer, un nuevo modelo que utiliza grafos de inversor-and (AIG) para mejorar la eficiencia de la automatización del diseño de circuitos lógicos en el campo de la automatización del diseño electrónico (EDA). Para abordar las deficiencias de los modelos existentes, debidas a la compleja estructura y al gran número de nodos de los AIG, que modelan simultáneamente características funcionales y estructurales y carecen de capacidades de propagación dinámica de información, AIGer consta de un componente de incrustación de inicialización de características lógicas de nodos y un componente de red de aprendizaje de características de los AIG. El primero permite una incrustación eficiente de nodos mediante la proyección de nodos lógicos como AND y NOT en un espacio semántico independiente, mientras que el segundo utiliza una red convolucional de grafos heterogéneos para representar mejor la estructura y la información originales de los AIG. Diseña una matriz de ponderación relacional dinámica y un método de agregación de información diferenciada. Los resultados experimentales demuestran que AIGer mejora significativamente la MAE y la MSE en comparación con los modelos existentes de mejor rendimiento en tareas de predicción de probabilidad de señal (SSP) y predicción de distancia de tabla de verdad (TTDP).

Takeaways, Limitations

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Takeaways:
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Se presenta un nuevo método para modelar AIG combinando eficazmente sus características funcionales y estructurales.
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Mejorar las capacidades de difusión de información de los AIG a través de redes convolucionales de gráficos heterogéneos, matrices de peso relacionales dinámicas y métodos de agregación de información diferenciada.
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Mejora del rendimiento con respecto a los modelos de mejor rendimiento existentes en tareas de predicción de probabilidad de señal (SSP) y predicción de distancia de tabla de verdad (TTDP) (SSP: MAE 18,95 %, MSE 44,44 % de mejora; TTDP: MAE 33,57 %, MSE 14,79 %) de mejora).
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Contribuyendo a mejorar la eficiencia de la automatización del diseño de circuitos lógicos en el campo EDA
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Limitations:
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Se necesitan más experimentos y análisis para determinar el rendimiento de generalización del modelo propuesto.
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Se necesita más investigación sobre la escalabilidad y los costos computacionales para AIG de gran escala.
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Existe la posibilidad de que muestre un desempeño sesgado para ciertos tipos de AIG (requiere considerar las características del conjunto de datos).
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