Este artículo aborda problemas de seguridad de datos en la automatización del diseño de hardware mediante Modelos de Lenguaje a Gran Escala (LLM), en particular en la generación de código Verilog. La generación de código Verilog mediante LLM puede suponer graves riesgos para la seguridad de los datos, como la corrupción de datos de evaluación de Verilog, fugas de diseño de propiedad intelectual (PI) y el riesgo de generar código Verilog malicioso. En respuesta, este artículo presenta SALAD, un método de evaluación integral que mitiga estas amenazas mediante técnicas de desaprendizaje automático. SALAD elimina selectivamente puntos de referencia contaminados, artefactos de diseño y PI sensibles, y patrones de código malicioso de LLM preentrenados sin necesidad de reentrenamiento. Mediante un caso práctico detallado, este artículo demuestra cómo las técnicas de desaprendizaje automático mitigan eficazmente los riesgos de seguridad de datos en diseños de hardware basados en LLM.
