# A CMOS Probabilistic Computing Chip With In-situ hardware Aware Learning

### 저자

Jinesh Jhonsa, William Whitehead, David McCarthy, Shuvro Chowdhury, Kerem Camsari, Luke Theogarajan

### 개요

본 논문은 Chimera 그래프에 440개의 스핀을 배치한, 면적 0.44 mm^2의 확률적 비트 물리학 기반 솔버를 제시합니다. 전류 모드 뉴런 업데이트 회로 구현, 아날로그 블록과 디지털 블록의 피치 매칭을 위한 표준 셀 설계, 그리고 디지털 및 아날로그 구성 요소에 대한 공유 전원 공급 장치를 통해 면적 효율을 극대화하였습니다.  이러한 접근 방식에서 발생하는 공정 변동 관련 불일치는 학습 중 하드웨어 인식 대조 발산 알고리즘을 사용하여 효과적으로 완화됩니다. 논리 게이트 및 전가산기 모델링과 같은 확률적 컴퓨팅 작업과 MaxCut과 같은 최적화 작업을 수행하는 칩의 기능을 검증하여 AI 및 기계 학습 응용 분야의 잠재력을 보여줍니다.

### 시사점, 한계점

- **시사점:**

    - 면적 효율적인 확률적 컴퓨팅 칩 설계를 위한 새로운 방법 제시

    - 전류 모드 뉴런 업데이트 회로, 표준 셀 설계, 공유 전원 공급 장치를 통한 면적 최적화 성공

    - 하드웨어 인식 대조 발산 알고리즘을 이용한 공정 변동 완화

    - 논리 게이트, 전가산기 모델링 및 MaxCut 최적화와 같은 다양한 작업 수행 가능성 검증

    - AI 및 기계 학습 응용 분야에 대한 잠재력 제시

- **한계점:**

    - 칩의 성능 및 에너지 효율에 대한 정량적인 분석 부족

    - 더 복잡한 AI/ML 작업에 대한 성능 평가 부족

    - 대규모 시스템으로 확장 가능성에 대한 검토 부족

    - 특정 애플리케이션에 대한 성능 비교 분석 부족

[PDF 보기](https://arxiv.org/pdf/2504.14070)

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