본 논문은 논리 회로 내 하위 그래프 매칭을 위한 새로운 방법인 기능적 하위 그래프 매칭을 제안한다. 기존의 구조적 그래프 동형 기반 방법들은 합성 변환으로 인한 회로 토폴로지 변화를 고려하지 못하는 한계가 있으나, 본 논문에서 제안하는 방법은 합성이나 기술 매핑으로 인한 구조적 변화와 무관하게 주어진 논리 함수가 더 큰 회로 내에 암시적으로 존재하는지 여부를 식별한다. 이는 AIG와 매핑 후 netlist에 대한 강건한 기능적 임베딩 학습 및 그래프 분할 기법을 활용한 퍼지 경계 식별이라는 두 단계의 다중 모드 프레임워크를 통해 구현된다. ITC99, OpenABCD, ForgeEDA 표준 벤치마크 평가 결과, 기존 구조적 방법보다 성능이 크게 향상되어 기능적 하위 그래프 탐지 정확도는 평균 93.8%, 퍼지 경계 식별 Dice 점수는 91.3%를 달성했다.
