본 논문은 저전력, 상시 가동 EdgeAI 애플리케이션을 위한 디지털 신경 형태 프로세서의 주요 아키텍처 설계 원칙을 개략적으로 설명하는 튜토리얼 논문입니다. SENECA 플랫폼을 예시로 사용하여, RISC-V 처리 코어의 유연한 배열과 간단한 Network-on-Chip (NoC)으로 시작하여, 전용 신경 처리 요소(NPE) 및 범용 코어에서 세밀한 제어를 오프로드하는 루프 컨트롤러를 갖춘 버전까지 아키텍처를 점진적으로 발전시키는 과정을 보여줍니다. 스파이크 그룹핑, 이벤트 기반 깊이 우선 컨볼루션, 하드 어텐션 스타일 처리와 같은 소프트웨어 및 매핑 기술을 논의하며, 아키텍처 트레이드 오프, 성능 및 에너지 병목 현상, 도메인별 가속을 점진적으로 추가하기 위한 유연성 활용에 중점을 둡니다. 기본적인 신경 형태 개념과 딥 뉴럴 네트워크 워크로드를 숙지한 독자를 대상으로 하며, 새로운 실험 결과는 제시하지 않고 SENECA 관련 기존 간행물의 내용을 종합하여, 디지털 신경 형태 프로세서를 설계하려는 학생 및 실무자에게 일관된 아키텍처 관점을 제공합니다.
