Faver: Boosting LLM-based RTL Generation with Function Abstracted Verifiable Middleware
Created by
Haebom
저자
Jianan Mu, Mingyu Shi, Yining Wang, Tianmeng Yang, Bin Sun, Xing Hu, Jing Ye, Huawei Li
개요
LLM 기반 RTL 생성은 현재 칩 설계에서 자동화가 가장 덜 된 단계를 혁신할 가능성이 있는 연구 방향이다. 그러나, 높은 수준의 명세와 RTL 간의 큰 의미적 격차와 제한된 훈련 데이터로 인해 기존 모델은 생성 정확도에 어려움을 겪는다. 본 논문에서는 LLM 기반 워크플로우에서 RTL 검증을 간소화하는 기능 추상화 가능한 검증 미들웨어(Faver)를 제안한다. Faver는 LLM 친화적인 코드 구조와 규칙 기반 템플릿을 혼합하여 회로 검증의 세부 사항을 분리하여 LLM이 기능 자체에 집중할 수 있도록 한다. 실험 결과, Faver는 SFT 모델과 오픈 소스 모델에서 모델의 생성 정확도를 최대 14% 향상시켰다.
시사점, 한계점
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LLM 기반 RTL 생성의 정확도 향상을 위한 새로운 접근 방식 제시: 기능 추상화 가능한 검증 미들웨어(Faver)
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Faver를 통해 LLM이 기능성에 집중하도록 하여 생성 정확도 향상 (최대 14% 향상)
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RTL 검증을 간소화하여 LLM 기반 RTL 생성 워크플로우 개선
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LLM이 RTL 생성 시 겪는 문제점 (의미적 격차, 부족한 훈련 데이터)을 인식하고 해결하려는 시도
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실험은 SFT 모델 및 오픈 소스 모델에 국한되어, 다른 모델에 대한 일반화 가능성은 추가 연구 필요
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Faver의 효과는 특정 조건 (예: 특정 회로 설계, 사용된 LLM 모델)에 따라 달라질 수 있음
