본 논문은 트랜스포머의 텐서 버전에서 키-밸류(KV) 캐시가 추론 시 상당한 병목 현상을 야기하는 문제를 다룬다. 기존 연구에서 표준 어텐션 메커니즘의 공간 복잡도 한계를 분석한 것[Haris and Onak, 2025]을 바탕으로, 본 연구는 텐서 어텐션 버전으로 이러한 공간 복잡도 한계 결과를 일반화한다. $d = \Omega(\log n)$일 때, 통신 복잡도로부터의 환산을 통해 텐서 구조의 어텐션 메커니즘에 대한 메모리 하한을 추론하는 이론적 기여를 한다. 또한, 두 가지 유형의 텐서 어텐션 캐시를 제시하고 두 가지 시나리오에 대한 시간과 메모리 간의 절충안을 제시한다. 전반적으로, 본 연구는 텐서 어텐션 디코딩에서 KV-캐시 압축의 시간-메모리 절충에 대한 이론적 토대를 제공하고, 더욱 메모리 효율적인 텐서 어텐션 트랜스포머 아키텍처 개발에 대한 새로운 관점을 제시한다.