자연어 명세로부터 SystemVerilog Assertions (SVAs)를 생성하는 것은 명세의 모호성과 불완전성 때문에 형식적 검증(FV)에서 주요 과제로 남아 있습니다. AssertLLM과 같은 기존의 LLM 기반 접근 방식은 명세 문서에서만 정보를 추출하는 데 중점을 두어 RTL 코드에 존재하는 필수적인 내부 신호 상호 작용 및 설계 세부 정보를 포착하지 못하여 불완전하거나 잘못된 assertion을 생성하는 경우가 많습니다. 본 논문에서는 도메인 특정 엔티티 및 관계 유형을 갖는 하드웨어 특정 스키마를 사용하여 명세와 RTL 모두에서 지식 그래프(KG)를 구성하는 새로운 접근 방식을 제안합니다. 명세로부터 초기 KG를 생성한 다음, RTL 코드에서 추출한 정보와 체계적으로 융합하여 통합되고 포괄적인 KG를 생성합니다. 이 결합된 표현은 설계에 대한 더욱 철저한 이해를 가능하게 하고, KG에서 다양한 검증 컨텍스트를 추출하도록 설계된 다중 해상도 컨텍스트 합성 프로세스를 가능하게 합니다. 네 가지 설계에 대한 실험은 제안된 방법이 이전 방법보다 SVA 품질을 크게 향상시킨다는 것을 보여줍니다. 이러한 구조화된 표현은 FV를 개선할 뿐만 아니라 코드 생성 및 설계 이해와 같은 향후 연구의 길을 열어줍니다.
