본 논문은 Verilog 코드 생성을 위한 에이전트 기반 대규모 언어 모델(LLM) 프레임워크인 VeriMind를 제안한다. VeriMind는 사용자의 설계 요구사항을 설명하는 프롬프트를 받아 먼저 상세한 추론 과정을 거친 후 최종 Verilog 코드를 생성하는 구조적 추론 방식을 채택한다. 기존의 LLM 기반 코드 생성기와 달리, 이 다단계 방법론은 해석력, 정확성 및 하드웨어 설계의 적응성을 향상시킨다. 또한, 성공률과 반복적 개선의 효율성을 모두 포착하기 위해 기존의 pass@k 측정값과 평균 개선 사이클(ARC)을 결합한 새로운 평가 지표인 pass@ARC를 제시한다. 다양한 하드웨어 설계 작업에 대한 실험 결과, 제안된 방법은 pass@k 지표에서 최대 8.3%, pass@ARC 지표에서 최대 8.1% 향상을 달성했다.
