VeriThoughts: Enabling Automated Verilog Code Generation using Reasoning and Formal Verification
Created by
Haebom
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저자
Patrick Yubeaton, Andre Nakkab, Weihua Xiao, Luca Collini, Ramesh Karri, Chinmay Hegde, Siddharth Garg
개요
본 논문은 추론 기반 Verilog 코드 생성을 위한 새로운 데이터셋인 VeriThoughts를 소개합니다. 생성된 하드웨어 설명의 품질과 정확성을 평가하기 위해 형식적 검증 방법을 기반으로 하는 새로운 벤치마크 프레임워크를 구축했습니다. 또한, Verilog 생성을 위해 특별히 최적화된 일련의 소규모 모델을 제시합니다. 이 연구는 높은 수준의 사양으로부터 검증 가능한 정확한 구현을 생성할 수 있는 자동화된 하드웨어 설계 도구에 대한 증가하는 요구 사항을 해결하여, 엄격한 정확성 보장을 유지하면서 하드웨어 개발 프로세스를 가속화할 수 있습니다.
