Hardware-Accelerated Event-Graph Neural Networks for Low-Latency Time-Series Classification on SoC FPGA
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Haebom
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저자
Hiroshi Nakano, Krzysztof Blachut, Kamil Jeziorek, Piotr Wzorek, Manon Dampfhoffer, Thomas Mesquida, Hiroaki Nishi, Tomasz Kryjak, Thomas Dalgaty
개요
본 논문은 임베디드 에지 센서에서 생성되는 대량의 시계열 데이터를 효율적으로 처리하기 위한 하드웨어 구현 방식을 제시합니다. 특히, 사건 그래프 신경망(event-graph neural network)을 활용하여 시계열 분류를 수행하며, 인공 와우 모델(artificial cochlea model)을 통해 입력 시계열 신호를 희소 사건 데이터 형식으로 변환하여 계산량을 크게 줄입니다. SoC FPGA 상에 구현하여 Spiking Heidelberg Digits (SHD) 데이터셋을 이용한 실시간 처리 성능을 평가하였으며, 기존의 최첨단 모델들보다 적은 모델 파라미터로 높은 정확도를 달성함을 보였습니다. 기존 FPGA 기반 스파이킹 신경망 구현 방식보다도 높은 정확도와 낮은 지연 시간을 달성했습니다.
시사점, 한계점
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시사점:
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에지 디바이스에서의 저전력, 저지연 시계열 분류를 위한 효율적인 하드웨어-소프트웨어 솔루션 제시.
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인공 와우 모델을 이용한 희소 사건 데이터 표현으로 계산량 감소 및 성능 향상.
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기존 최첨단 모델 대비 적은 파라미터로 경쟁력 있는 정확도 달성.
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기존 FPGA 기반 스파이킹 신경망 대비 높은 정확도 및 낮은 지연 시간 달성.
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한계점:
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SHD 데이터셋에 대한 성능 평가만 제시되어 다른 데이터셋에 대한 일반화 성능은 추가 검증 필요.
