본 논문은 현대 집적회로(IC) 설계의 복잡성 증가에 따라 인적 오류를 줄이고 설계 프로세스를 효율화하기 위해 Verilog 코드 자동 생성 시스템인 VerilogCoder를 제안합니다. VerilogCoder는 여러 인공지능(AI) 에이전트로 구성되며, 모듈 설명을 기반으로 작업 계획을 수립하고, 구문 및 기능 오류를 수정합니다. 특히, 새로운 작업 및 회로 관계 그래프 검색 방법을 사용한 작업 계획자와 효율적인 AST 기반 파형 추적 도구를 개발하여 Verilog 코드 생성 및 디버깅 과정을 자동화합니다. VerilogEval-Human v2 벤치마크에서 94.2%의 구문 및 기능적으로 정확한 Verilog 코드를 생성하여 기존 최고 성능보다 33.9% 향상된 결과를 보였습니다.
