본 논문은 대규모 언어 모델(LLM)을 이용한 하드웨어 설계 자동화, 특히 레지스터 전달 레벨(RTL) 코드 생성에 대한 연구를 다룬다. LLM 기반 RTL 코드 생성을 위한 기존 연구를 검토하고, 효과적인 모델 학습 및 미세 조정을 위한 데이터셋 구성에 필요한 요소들을 제시한다. PostgreSQL을 이용한 데이터베이스 구축 및 관리, OpenCores 및 GitHub와 같은 코드 호스팅 사이트에서의 데이터 수집, 그리고 코드 구문 검증, 논리 합성 실행, 관련 모듈 메타데이터 추출 등의 전처리 과정을 거쳐 강력한 Verilog 데이터셋을 자동화된 3단계 프로세스를 통해 구축한다. 분석을 지원하는 확장 가능하고 효율적인 DB 인프라를 구현하고, DB 삽입 전 고품질 데이터를 보장하기 위한 전처리 파이프라인을 자세히 설명한다. 결과적으로 20,392개의 Verilog 샘플과 751MB의 Verilog 코드 데이터로 구성된, 현재까지 알려진 가장 큰 규모의 고품질 Verilog 데이터셋을 제시하며, 데이터셋 평가, 관련 과제 해결, 그리고 LLM 기반 하드웨어 생성 분야의 미래 연구 및 개발을 위한 잠재적 응용 분야를 탐구한다.
