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VeriLoC: Line-of-Code Level Prediction of Hardware Design Quality from Verilog Code

Created by
  • Haebom

作者

Raghu Vamshi Hemadri, Jitendra Bhandari, Andre Nakkab, Johann Knechtel, Badri P Gopalan, Ramesh Narayanaswamy, Ramesh Karri, Siddharth Garg

概要

VeriLoCは、Verilogコードから直接、ライン単位とモジュール単位の両方で設計品質(タイミングとルーティング輻輳)を予測する最初の方法です。既存の研究がモジュールレベルの品質予測に集中しているのとは異なり、VeriLoCはVerilogコード生成LLMを利用してライン単位とモジュール単位の埋め込みを抽出し、それらを組み合わせてサブ分類器/回帰を学習します。ライン単位の輻輳とタイミング予測で0.86〜0.95の高いF1スコアを達成し、最先端の方法の平均絶対パーセント誤差を14%〜18%から4%に減少しました。

Takeaways、Limitations

Takeaways:
Verilogコードのライン単位およびモジュール単位の品質予測を可能にすることで、初期段階で設計問題を特定して解決できます。
最先端の方法よりもはるかに改善された精度を提供します。
VeriLoCの埋め込みは、他の予測および最適化タスクにも利用できます。
Limitations:
現在は、タイミングとルーティング輻輳の予測に集中しています。他の設計品質指標の予測にはさらなる研究が必要です。
使用されているVerilogコード生成LLMのパフォーマンスに依存している可能性があります。
大規模で複雑な設計の一般化性能の追加評価が必要です。
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