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ज़िरन वांग, जी एन, नैजुन झान, मियाओमियाओ झांग, झेन्या झांग
रूपरेखा
यह पत्र समयबद्ध नियमित अभिव्यक्तियों (टाइम्ड रेगुलर एक्सप्रेशन) के संश्लेषण की समस्या को संबोधित करता है, जो साइबर-भौतिक प्रणालियों के वास्तविक समय के व्यवहार को निर्दिष्ट करने का एक प्रारूप है। यह समयबद्ध नियमित अभिव्यक्तियों को उत्पन्न करने पर केंद्रित है जो सकारात्मक और नकारात्मक दोनों उदाहरणों सहित सिस्टम व्यवहारों के एक दिए गए सेट से मेल खाते हैं। हम सरल समयबद्ध नियमित अभिव्यक्तियों की खोज करके संश्लेषण समस्या की निर्णायकता को प्रदर्शित करते हैं और न्यूनतम लंबाई के साथ मेल खाते समयबद्ध नियमित अभिव्यक्तियों को उत्पन्न करने के लिए एक विधि का प्रस्ताव करते हैं। इस विधि में उम्मीदवार पैरामीट्रिक टाइम्ड रेगुलर एक्सप्रेशन की गणना और छंटाई करना और फिर उन आवश्यकताओं को एन्कोड करना शामिल है जो उत्पन्न उम्मीदवारों को दिए गए सेट के साथ संतुष्टि के मॉड्यूलो सिद्धांतों (एसएमटी) सूत्र में पैरामीट्रिक टाइम्ड बाधाओं के समाधान निर्धारित करने के लिए मेल खाते हैं।
Takeaways, Limitations
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Takeaways: हम समय-बाधित नियमित अभिव्यक्ति संश्लेषण समस्या के लिए एक निर्णायकता प्रमाण और न्यूनतम लंबाई वाले मिलान अभिव्यक्तियाँ उत्पन्न करने की एक विधि प्रस्तुत करते हैं। हम एक SMT सॉल्वर का उपयोग करके एक कुशल समाधान प्रस्तुत करते हैं। हम वास्तविक-विश्व प्रणाली व्यवहार के मॉडलिंग और सत्यापन के लिए इसकी क्षमता प्रदर्शित करते हैं।
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Limitations: सरल समय-बाधित नियमित अभिव्यक्तियों के लिए निर्णायकता प्रमाणों के जटिल अभिव्यक्तियों पर लागू होने पर सत्य होने की गारंटी नहीं दी जा सकती। प्रस्तावित विधि का प्रदर्शन इनपुट आकार और जटिलता से प्रभावित हो सकता है। ऐसे बेंचमार्क का अभाव है जो वास्तविक-विश्व प्रणालियों की बदलती जटिलता को पर्याप्त रूप से प्रतिबिंबित कर सकें।
