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hdl2v: A Code Translation Dataset for Enhanced LLM Verilog Generation

Created by
  • Haebom

저자

Charles Hong, Brendan Roberts, Huijae An, Alex Um, Advay Ratan, Yakun Sophia Shao

개요

본 논문은 Verilog 코드 생성에 있어 대규모 언어 모델(LLM)의 성능 향상을 목표로, VHDL, Chisel, PyMTL3 등 다른 하드웨어 기술 언어를 Verilog로 변환하는 hdl2v 데이터셋을 제시합니다. hdl2v 데이터셋을 활용하여 320억 파라미터의 오픈 가중치 모델의 VerilogEvalV2 성능을 최대 23% (pass@10) 향상시켰으며, 데이터 증강 기반 미세 조정 접근 방식의 성능 또한 63% 향상시켰습니다. 또한, 향후 성능 개선을 위한 HDL-to-Verilog 데이터셋의 특징 분석을 제공합니다.

시사점, 한계점

•
시사점:
◦
기존 Verilog 데이터 부족 문제 해결에 기여하는 새로운 데이터셋 hdl2v 제시.
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LLM 기반 Verilog 코드 생성 성능을 괄목할 만하게 향상시키는 효과 입증.
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데이터 증강 기법과의 시너지 효과 확인.
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향후 연구 방향 제시를 위한 데이터셋 특징 분석 제공.
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한계점:
◦
hdl2v 데이터셋의 규모 및 다양성에 대한 추가적인 연구 필요.
◦
다른 LLM 모델이나 코드 생성 작업에 대한 일반화 가능성 추가 검증 필요.
◦
데이터셋 생성 과정에서 발생할 수 있는 오류 및 편향에 대한 심층 분석 필요.
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