Bài báo này đề cập đến điện tử in như một giải pháp thay thế đầy hứa hẹn cho các hệ thống dựa trên silicon, đòi hỏi các đặc tính như tính linh hoạt, khả năng co giãn, khả năng thích ứng và chi phí chế tạo cực thấp. Mặc dù kích thước tính năng lớn của điện tử in, mạng nơ-ron in (NN) đã thu hút sự chú ý đáng kể vì đáp ứng các yêu cầu ứng dụng mục tiêu. Tuy nhiên, việc triển khai các mạch phức tạp vẫn còn nhiều thách thức. Nghiên cứu này giải quyết khoảng cách giữa độ chính xác phân loại và hiệu quả diện tích trong mạng nơ-ron in bằng cách giải quyết thiết kế và đồng tối ưu hóa toàn bộ hệ thống xử lý-cảm biến tiệm cận, từ giao diện analog-to-digital (một điểm nghẽn lớn về diện tích và công suất) đến bộ phân loại kỹ thuật số. Nghiên cứu này đề xuất một khuôn khổ tự động để thiết kế mạng nơ-ron tam phân in với độ chính xác đầu vào tùy ý, sử dụng tối ưu hóa đa mục tiêu và xấp xỉ toàn cục. Các mạch được đề xuất, trung bình, hiệu quả hơn 17 lần về diện tích và hiệu quả hơn 59 lần về công suất so với mạng nơ-ron in xấp xỉ thông thường, và là mạch đầu tiên cho phép hoạt động bằng pin in với độ chính xác bị mất dưới 5% trong khi vẫn tính đến chi phí giao diện analog-to-digital.
