यह पत्र हार्डवेयर कमजोरियों का शीघ्र पता लगाने की एक नवीन विधि, VerilogLAVD, प्रस्तावित करता है। विशेषज्ञ ज्ञान की आवश्यकता वाले मौजूदा तरीकों की सीमाओं को दूर करने के लिए, यह पत्र एक ऐसा दृष्टिकोण प्रस्तुत करता है जो Verilog कोड में कमजोरियों का पता लगाने के लिए एक बड़े पैमाने के भाषा मॉडल (LLM) का उपयोग करता है। Verilog गुण ग्राफ़ (VeriPG), जो Verilog कोड को एकीकृत रूप से दर्शाता है, वाक्यात्मक और अर्थ संबंधी जानकारी को संयोजित करता है। LLM का उपयोग करते हुए, सामान्य दुर्बलता गणना (CWE) विवरणों से VeriPG-आधारित पहचान नियम उत्पन्न किए जाते हैं। फिर इन नियमों का उपयोग एक नियम निष्पादक द्वारा किया जाता है जो VeriPG में संभावित कमजोरियों की खोज करता है। 77 Verilog डिज़ाइनों पर प्रायोगिक परिणाम 12 CWE प्रकारों के लिए 0.54 का F1-स्कोर प्रदर्शित करते हैं, जो अकेले LLM या किसी बाहरी ज्ञानकोष की तुलना में क्रमशः 0.31 और 0.27 का F1-स्कोर सुधार प्रदर्शित करता है।
