본 논문은 하드웨어 취약성의 조기 탐지를 위한 새로운 방법인 VerilogLAVD를 제안한다. 기존 방법들이 전문 지식을 필요로 하는 한계를 극복하기 위해, 본 논문은 대규모 언어 모델(LLM)을 활용하여 Verilog 코드의 취약성을 탐지하는 접근 방식을 제시한다. Verilog 코드를 통합적으로 표현하는 Verilog Property Graph (VeriPG)를 도입하여 구문 및 의미 정보를 결합하고, LLM을 이용하여 CWE(Common Weakness Enumeration) 설명으로부터 VeriPG 기반의 탐지 규칙을 생성한다. 이 규칙들은 VeriPG를 탐색하여 잠재적인 취약성을 찾는 규칙 실행기에 사용된다. 77개의 Verilog 설계에 대한 실험 결과, 12가지 CWE 유형에 대해 F1-score 0.54를 달성하였으며, LLM 단독 또는 외부 지식 기반과 비교하여 각각 0.31 및 0.27의 F1-score 향상을 보였다.
